对芯片进行系统级的ESD（IEC 61000-4-2）压力测试

片上ESD保护装置用于防止从晶圆生产到芯片在PCB板上组装期间的静电放电(ESD)压力造成的损坏。例如，ESD压力事件可以发生在连接模具接口(bond-pad)到封装引脚的过程中。幸运的是，这些ESD威胁可以通过工厂的ESD控制措施来控制，如电离器，机器和人员的接地。由于更好的理解和改进的控制措施，在行业中使用多年的典型2kV组件级HBM要求已经降低到1kV或更低。

本文讨论在系统设备在使用中的系统级ESD压力事件。虽然在半导体制造和组装过程中，控制机器和人员的潜在ESD问题很容易，但在最终系统(智能手机、汽车、个人电脑、笔记本电脑、电视)中就不那么容易了。显然，当系统在现场使用时，可能会发生ESD事件。这种ESD压力会在电路板和封装芯片上造成故障。

介绍

在ESD施加压力的过程中，芯片上的保护装置会产生一条到地的电流路径。这条分流路径的总电压降应该尽可能低，以保护功能电路。例如，从Vdd到Vss的电源钳制电路需要将供电线路之间的电压差限制在核心电路的故障电压以下。非常大的芯片(如CPU芯片)可以依靠两根电源之间的(去耦或寄生)电容来进行ESD保护。如果总电容足够大(例如与HBM电容相比)，轨道钳制电路是不需要的，因为无论如何电压差都会保持低。

ESD protection devices (blue and green items) are added at the interfaces (I/Os) and power pads connecting to the semiconductor package pins.

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通过人体模型(Human Body Model, HBM)、机器模型(Machine Model, MM)和充电设备模型(charge Device Model, CDM)等组件级测试来验证片上保护装置。这种行为是用TLP测试器分析的。

System level ESD

一旦IC被集成到印刷电路板(PCB)上，片上ESD保护元件不再被频繁地激活。这并不意味着没有ESD相关的事件发生。但是一旦芯片被集成到PCB上，它也会受到PCB和其他分立组件的保护。

  • PCB设计师在Vdd和Vss线之间添加大的去耦电容，以稳定电力线的电压。这些板级电容器防止Vdd/Vss管脚之间的突然电压差。
  • PCB设计师还集成了板级保护和滤波元件，以保护I/O线。瞬态电压抑制器(TVS)保护电路免受系统级的压力。
  • 此外，PCB traces的电阻和电感也有助于降低芯片上的ESD压力。
  • 有时在信号线上加电容器
  • 保护traces在PCB上防止间接ESD打击信号traces
  • 通常连接到系统外部的信号引脚是屏蔽的。例如，众所周知的USB连接器就是这样设计的，ESD极有可能到达接地的屏蔽层，而不是一个信号引脚。

用于系统复现ESD事件的最常用测试是IEC 61000-4-2测试。IEC 61000-4-2要求被定义为测试完整的系统(汽车、电视、智能手机)。然而，目前的系统测试也直接应用于子板或封装芯片上。这可能与接口引脚有关，其中系统上的连接器和芯片之间的距离保持较短，以提高信号的完整性。在某些情况下(如物联网设备、智能手机)，PCB上没有足够的空间来添加板级ESD保护。

On-chip TVS?

重要的是要了解8kV IEC 61000-4-2接触放电测试涉及的是高峰值电流，远远超过8kV组件级HBM压力。

Comparison of ESD stress models (HBM, CDM and IEC 61000-4-2). Clearly a 8kV system level stress represents a lot of current compared to the typical 2kV HBM component level ESD protection. Figure from https://www.ti.com/lit/an/slyt492/slyt492.pdf

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在Sofics，我们致力于开发最好的片上ESD保护解决方案，扩展代工厂提供的库。我们的客户设置了客户解决方案需要通过的ESD要求(主要是HBM和CDM)。在过去的10年里，我们经常收到要求提供片上ESD保护解决方案，也可以通过8kV接触放电IEC 61000-4-2。你可以把它想象成一个片上TVS(瞬态电压抑制)。

不幸的是，IEC61000-4-2测试条件并没有为这样的用例定义，这意味着不同公司的测试方法有很大的不同。一些使用模拟的PCB，一些直接给芯片引脚施加压力，另一些连接(USB/HDMI)电缆到系统，然后切断电缆，以能够施加压力在信号线。因此，对芯片上的IEC 61000-4-2稳健性的要求总是从测试条件的讨论开始。以某种方式，我们需要找出哪一部分/部分的压力电流将到达芯片。

对于芯片上的TVS，有三个主要方面需要涉及。

1. 系统级ESD压力的引入比组件级ESD压力引入有更高的ESD电流。因此，片上ESD器件必须按比例放大。我们已经证明，我们的设备概念可以在各种工艺平台上轻松地扩展到更高的ESD级别。由于没有标准将IEC 61000-4-2压力测试应用到芯片上，我们经常为所有的ESD电流流过片上ESD器件的最坏情况设计ESD钳制电路。对于8kV的IEC压力水平，我们将ESD钳制电路扩展到16A的TLP电流或24kV的HBM。下表显示了Sofics专有二极管触发SCR器件在65nm CMOS技术下的缩放结果。 

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2. 系统级ESD压力有一个非常快的上升沿，从零到峰值电流在1ns内。类似于CDM压力，如果ESD钳制电路没有足够快的动作/触发，它可能会导致电路损坏。Sofics使用所谓的Very Fast-TLP (VF-TLP)系统验证其ESD钳制电路。我们通过匹配的RF探针针在裸片/晶圆上施加VF-TLP压力，以确保达到~200ps上升时间的快速脉冲瞬态。典型的脉冲宽度为~5ns。大多数ESD器件将能够在较短的脉冲宽度内容忍较高的电流水平。然而，由于快速瞬变，器件可能会表现出电压超调，从而损坏氧化物或触发NPN进入破坏性的快速恢复。在我们的测试过程中，我们对独立的钳制电路以及ESD装置施加快速压力，并同时对受伤害电路进行测试，以检查签字电路是否有效。

3.系统级ESD压力经常应用于带电的系统。如果IEC压力是在芯片上进行的，那么如果ESD钳制电路的保持电压低于电源电压，或者ESD钳制电路将载体注入基板并触发具有低箝位电压的寄生器件，则可能会导致锁存问题。Sofics使用不同的测试系统来解决这些问题。Sofics工程师开发了具有高保持电压(超过40V)的ESD概念，以确保锁紧安全性，即使在供电条件下严重的IEC 61000-4-2 ESD压力下。

Case studies

我们的工程师已经为一些应用提供了芯片上的TVS。

0.35um CMOS - USB接口垫- 8kV(接触)和15kV(空气)IEC 61000-4-2的信号引脚保护
180nm CMOS -物联网传感器应用-保护SoC免受15kV空气放电
130nm CMOS - HDMI开关接口-保护高速信号引脚(3gbps)到8kV IEC 61000-4-2
40nm和28nm CMOS。DisplayPort接口。4kV和8kV高速信号(10gbps)的保护IEC 61000-4-2
0.25um BCD -汽车LIN收发器- 6kV和8kV IEC 61000-4-2保护
180nm BCD -汽车应用- 6kV和8kV保护IEC 61000-4-2
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Conclusion

尽管IEC 61000-4-2是为系统级ESD压力创建的标准，但它经常用于独立集成电路。芯片的测试方法没有为此要求定义或标准化，因此有必要对测试条件和验收标准进行讨论。本文概述了需要考虑的3个方面关于片上ESD保护需要承受IEC 61000-4-2压力要求。

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