TEC – 时序等效性检查；现代设计流程的必要性

芯片设计基本上有两个组成部分；功能和时序。两者都非常重要并且相互依赖。随着设计的成熟，设计人员执行 LEC（逻辑等效检查）以在整个设计周期内验证其设计的功能正确性。然而，时间的等效方程方面被完全忽略了，因为到目前为止，还没有“时间等价性”之类的东西检查”或TEC-Timing Equivalence Checking。

TEC是什么？ – 在当今的 ASIC 流程中，仅运行 LEC 来检查功能等价性是不够的，而需要同时检查功能和时序

等效性，应检查对设计进行注释的 SDC。因此，TEC 是弥合功能和时序之间差距的一项重要任务。

由于执行 TEC 的可用选项很少，因此大部分工作都是通过人工检查并基于经验和设计知识手动完成的。 Excellicon 意识到需要一种全面和系统的方法来验证时序约束的等效性，因此开发了一系列非常复杂和全面的功能，以确保时序约束的正确传播，同时在其约束验证器中检查约束的等效性；Concert平台。

Excellicon 解决方案
1. Top level against the hierarchical Block level (T2B)
2. Top level against the Top level (T2T)
a. 2D2S – Two top level designs and their corresponding SDC’s
b. 2D1S – Two top level designs but single SDC
c. 1D2S – Single top level design, but two SDC’s
d. M2M – Merged mode SDC against Modal SDC
e. F2H – Flat SDC against Hierarchical SDC
f. F2Box – Flat SDC against Hierarchical SDC with Blackboxes
g. S2ETM – SDC against the ETM model

Top to Block (T2B)模式

在 T2B 模式中，TEC 在检查不同层级之间的时序一致性方面至关重要。例如，许多设计流程使用以前版本的时序约束来进行芯片的下一个版本。许多 IP 在 IP 设计生命周期的某个时间点还具有独立于设计开发的自己的时序约束，可能会被多次修改。一旦将约束分配给各个模块，那么最大的问题是，各个层次结构层之间是否存在等效性或模块与顶层之间的一致性问题。

一个简单的例子可能是时钟设计为在顶层是同步的，而在 IP 层，它们是异步的。由 set_case_analysis 命令在 IP 级别设置的假定常量值可能与顶层定义的值冲突。

另一个典型案例是，当设计的时序约束根据设计流程要求提升或降级时，可能会出现各种问题，导致时序不一致，从而导致许多时序收敛迭代。此外，多次对设计进行重新分区，并且需要系统验证与底层功能代码相关的所有时序约束。

对于最全面和最高效的 TEC，需要在设计的各个阶段对设计时序约束进行独立审核。如果不执行详细的 TEC，许多周期都被浪费在试图减少由于缺乏等效性而导致的问题上。就时序而言，甚至不可能确定地流片芯片。

Top to Top (T2T)模式

T2T TEC 用于检查时序的影响，因为设计在整个设计周期中经历了各种变化，从 RTL 开始，然后总合成逻辑门；到布线设计，最后到 ECO（如果有）。必须验证在此设计周期中原始时序意图没有改变。

Synthesis 或 P&R 的优化引擎采用许多技术来满足时序要求。这些包括逻辑重组、克隆、去克隆、引脚交换、附加缓冲等。最终的设计虽然在功能上与原始设计相同，但可能包含可能按原计划不同时序（或根本无时序）的新路径.同样，如果原始 SDC 是在设计结构上执行的 ECO 也可能导致相同的问题应用于 ECO 设计，其无需检查时序等效性。

考虑上图中所示的示例。逻辑重构后，通过结合 U1 和 U2 的逻辑来优化生成的逻辑。在功能上，它们是等效的，但是，从时序的角度来看，如果将原始 SDC 应用于最终设计，则可能无效。例如，如果在端口“in”上放置了时序异常，例如：

set_multicycle_path 2 –setup –through [get_pins U2\/in]

在这种情况下，在左侧所示的原始设计中，只有 U2 寄存器被多周期，然而，在优化设计中，多周期不仅覆盖了 U2 寄存器，还影响了 U1 寄存器。

2D2S – Two designs and corresponding SDC’s

方法适用于有两种设计及其相应的 SDC。例如，Design1 可能是 RTL，Design2 可能是门级。此方法也可用于正在设计的芯片有新修订版并且设计人员需要了解时序约束文件是否在各种设计修订版之间等效的情况。

2D1S – Two designs, but same SDC

类似地，在某些情况下，可能有两个不同的设计修订版，并且两者都应用了相同的 SDC。例如，Design1 可以是 pre-ECO，而 Design2 是 post-ECO。两种设计不需要在功能上相同。

1D2S – Single design but different SDC’s

一个设计有两个不同的约束文件的情况。例如，随着芯片在整个设计流程中移动，SDC 会发生变化，并且设计人员希望了解与原始时序意图的差异。

M2M – Merged Mode SDC against Individual Modes SDC.

等效性检查特别有用的另一个领域是，当设计团队使用合并模式 SDC 通过将多个模式合并到一个 SDC 文件中来加快开发过程时，从而确保满足芯片模式的时序要求。

– 用户可以手动编写合并模式 SDC 或使用 Excellicon 功能生成合并模式 SDC。

– 为了确保对生成的合并模式时序约束的时序约束的信心，设计人员可以执行等效检查设计的各个模式。

一个非常独特的检查，让设计师有很大的灵活性

F2H – Flat SDC against Hierarchical SDC (with ETMs or with Black-Boxed components)

通常，芯片是分层计时的，当分层 SDC 可能与平面签核 SDC 不相关时，可能会出现这种情况。在这种情况下，可以针对分层 SDC 对平面 SDC 执行 TEC其他块表示为 ETM 甚至黑盒。

S2ETM – SDC against an ETM Model

很多时候，IP 的 ETM 可能与 SDC 不完全对应。时序弧可能缺失或不完整。时钟定义不匹配可能会导致不正确的时序分析。 S2ETM 等效性检查所有此类问题，从而确保 ETM 与关联的 SDC 匹配

等效性检查是综合 ConCert 验证平台的一部分，可以独立使用或与其他 Excellicon 功能（例如时序约束预算或约束提升）结合使用。

随着设计的进展，适当地进行等效检查将显着减少不必要的迭代，并减少执行时序收敛的总时间。

此外，该分析将降低设计失败的风险，并确保在流片前获得最高质量的时序约束。

Excellicon 解决方案提供了最快和最全面的 TEC 方法，独立于任何时序引擎，以实现最高水平的分析置信度。 Excellicon 提供多 CPU 并行执行选项，可随着设计规模的增长而最高效地执行分析。

关于 Excellicon

Excellicon 是端到端时序约束分析和调试解决方案的创新提供商，用于通过创新的分析和调试基础设施实现从 RTL 到 GDS 的约束编写、完成和验证的自动化。 Excellicon 产品 CONstraints MANager、CONstraints CERTifier、ConCert-BT（预算工具箱）和 ConCert-ET（例外工具箱）在统一环境中满足设计人员在 SOC 设计和实施的每个阶段的需求。 – 时序收敛；一次完成！做对了！