安全芯片版图保护电路的自动布线工具
安全芯片版图保护电路的自动布线工具和自动检测工具ShieldRoute，采用独到的安全算法自动生成保护布线和结果自动检测，其内含检测机制检测布线电路的可靠性，该保护布线与用户自行设计的检测电路一起共同构建安全壁垒。工具支持针对单个以及多个布线区域一次完成布线，解决了传统手工方式的繁琐和易出错性。
该工具与主流版图编辑工具、物理验证工具、spice 仿真工具、波形显示工具无缝集成，用户可以在ShieldRoute 主界面下自动调用上述第三方工具对布线产生的结果完成查看、寄生RC 网络抽取、仿真及波形查看。工具提供布线版图的线长估算、寄生RC 估算、天线效应提示功能，为用户的检测电路设计提供全面的信息参考；同时提供用户手工布线结果的自动检查功能；支持将自动布线图形数据输出为LEF 格式的功能，方便用户通过自动布局布线工具完成自有设计数据与自动布线输出数据的整合；支持将自动布线结果输出至库文件.lib，为用户完成后续的全电路后仿真提供方便。大大提高了安全芯片版图保护电路的自动布线生成与确认的效率，成为用户贴心的安全护卫。
安全芯片保护电路自动布线的原理图
软件优势
自动生成安全芯片保护电路的布线
自动验证保护电路布线的正确性
检测结果易于查看
通过130nm/65nm 等多制程的实际应用
软件特点
- 自动生成安全芯片版图保护电路的布线
- 支持针对单个以及多个布线区域一次完成布线
- 自动检查提户自动布线及手工布线结果
- 自动查看布线产生的结果
- 自动显示布线检查的结果
- 提供布线版图的线长估算
- 提供布线版图的寄生RC 估算
- 提供布线版图的Antenna 效应估算
- 提供布线版图的功耗估算
- 提供布线版图结果的gds/LEF
- 提供布线版图结果的.lib
- 提供布线版图结果的verilog
- 无缝集成多种主流EDA 工具Virtuoso/Calibre/RVE/Hspice/Spectre
保护电路自动布线的安全性检测
- 连通性检测
- 覆盖率检测
- 均匀性检测
- 障碍检测
- DRC 检测
- 安全性检测
