IDesignSpec寄存器的管理验证

 

您花了多少时间创建寄存器(Register)设计文件和验证环境,是否可以有集中自动化的方式来保存和追踪这些寄存器的设计文件和验证环境?如何在规范、设计和验证之间架起桥梁?

IDesignSpec帮助IP/SoC 设计架构师和工程师为寄存器创建可执行规范,并自动生成软件团队和硬件团队的可使用的输出文件。IDesignSpec的特殊创新是通过简单的word、Excel,LibreOffice 或text等基于行业标准格式SystemRDL,RALF或IP-XACT 来管理register的规格。IDesignSpec可以很容易的获取特殊寄存器、信号、中断等信息,并且生成可综合的RTL,UVM模型,C/C++ hearder,HTML或PDF。

 

 

关键好处

•统一各个SoC组,从一个黄金规范开始工作

•控制规范中的变更,使其流向相关的设计和验证元素

•基于10000多个寄存器行为组合为RTL、UVM和C代码指定属性

•参数化输出代码,最大限度地提高对多种配置的可重用性,并满足特定的需求

 

 

寄存器的输入

 

提供用户友好的模板,可以作为Word, Excel, OpenOffice Calc或FrameMaker的插件,在这些通用软件中指定Register的各种信息。可以创建简单的寄存器和复杂的层次化寄存器管理结构,以便将大型SoC设计划分为可管理的子块。这些子块用符号来表示,设计并且连接在一起。这种方法使您能够与大型团队并行处理设计的不同部分。

 

代码生成

基于目标规范,各种SoC团队可以通过GUI或命令行使用高性能代码生成器。为寄存器生成RTL代码(VHDL、Verilog、SystemVerilog或SystemC),代码可读性好,具有易于追踪的注释。RTL还包括一个总线slave和一个特定总线协议的解码器(AHB、APB、AXI、axis - lite或专有的),确保应用程序逻辑立即连接到总线。生成的UVM寄存器模型包括寄存器数组、内存、间接访问寄存器、FIFO寄存器和覆盖率、约束模型和hdl_path。用户可以使用我们流行的Velocity模板和TCL API定制各种输出,使您能够满足RTL、c++类、验证代码和文档的各种需求。

 

专用寄存器

UVM库包含一些常用的特殊示例寄存器,如间接寄存器、索引寄存器、别名寄存器和RO/WO寄存器。但今天的SoCs需要更专业的寄存器行为来满足各种各样的需求HW / SW接口需求。IDesignSpec支持20多种特殊功能寄存器包括影子,锁定,触发缓冲区,中断,计数器或外部的。

 

文档生成可定制的文档生成器可以输出这样的文件格式作为HTML、PDF、自定义PDF、.doc、.xls、DITA、IP-XACT、SystemRDL或ARMCMSIS。

 

 

 

 

如需了解详细产品信息,请联系我们:This email address is being protected from spambots. You need JavaScript enabled to view it. 或者 +86 186 0211 1428